挺進 2 奈米半導體製程,台日共同研發新世代 CFET 結構電晶體

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半導體示意圖

(本文經合作夥伴 中央社 授權轉載,並同意 TechOrange 編寫導讀與修訂標題,原文標題為 〈台日合作研發新世代電晶體 攻 2 奈米半導體製造 〉。)

【為什麼我們要挑選這篇文章】目前半導體多採用 FinFET 架構,但在 3 奈米以下,FinFET 架構將面臨物理限制,因此半導體廠正在研究 GAA(Gate-All-Around)架構,而台灣半導體研究中心與日本產業技術總合研究所合作,共同研究 CFET 結構電晶體。

CFET(Complementary FETs)是一種 GAA 架構,由兩個分開的 Nanowire FET 所組成,是一種把 p 型奈米線疊在 n 型奈米線上的結構,藉此消除了 n 到 p 分開的瓶頸,也減少了 2 倍的運作單元活動區域面積。若成功,會是 2 奈米製程量產的重要技術。(責任編輯:郭家宏)

台灣半導體研究中心(TSRI)與日本產業技術總合研究所(AIST)合作,開發新型電晶體結構。日本媒體指出,這有助製造 2 奈米以下線寬、規劃應用在 2024 年後的新一代先進半導體。

台灣與日本合作,開發新型電晶體結構

國家實驗研究院台灣半導體研究中心在去年 12 月下旬公布,於 IEEE 國際電子元件會議 IEDM(International Electron Devices Meeting)線上會議中,與日本產業技術總合研究所共同開發低溫晶片鍵合技術;相關技術可將不同通道材料的基板,直接鍵合成一個基板,並應用在互補式電晶體元件上。

這項技術可有效減少元件的面積,提供下世代半導體在多層鍵合與異質整合的研究可行性參考。

日本經濟新聞中文網今天報導,這項共同研究計劃從 2018 年啟動,日本和台灣研究機構各自發揮優勢;日本產業技術總合研究所利用先前累積的材料開發知識和堆疊異種材料的技術,台灣半導體研究中心在異質材料堆疊電晶體的設計和試製技術上提供協助。

CFET 結構電晶體有助製造 2 奈米線寬半導體

相關技術是將矽(Si)和鍺(Ge)等不同通道材料從上下方堆疊,使「n 型」和「p 型」場效應電晶體(FET)靠近名為 CFET 的結構。

報導指出,與之前電晶體相比,CFET 結構的電晶體性能高、面積小,有助製造 2 奈米以下線寬的新一代半導體;此次開發的新型電晶體,預計應用在 2024 年以後的先進半導體。

日本產業技術總合研究所表示,相關技術在世界上是首次,規劃未來 3 年內向民間企業轉讓技術,實現商用化。

台積電研發 2 奈米製程技術,預計採用 GAA 架構

晶圓代工龍頭台積電也積極布局先進半導體製程,董事長劉德音日前指出,台積電 3 奈米製程依計畫推進,甚至比預期還超前一些。台積電原訂 3 奈米今年試產,預計 2022 年下半年量產;台積電規劃 3 奈米採用鰭式場效電晶體(FinFET)架構,2 奈米之後轉向環繞閘極(GAA)架構。

台積電日前也公告赴日本投資定案,將在日本投資設立 100% 持股子公司,實收資本額不超過 186 億日圓,約 1.86 億美元,擴展三維晶片(3DIC)材料研究,預計今年完成。

台灣半導體研究中心布局包含下世代元件、前瞻記憶體、矽基量子計算次系統開發等半導體技術與 IC 應用技術服務平台,提供從元件、電路到系統整合的一條龍服務,建立半導體製造、封裝測試、IC 設計、矽智財、系統整合等開放性資訊與服務平台。

(本文經合作夥伴 中央社 授權轉載,並同意 TechOrange 編寫導讀與修訂標題,原文標題為 〈台日合作研發新世代電晶體 攻 2 奈米半導體製造 〉。首圖來源:Piqsels CC Licensed

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