【我們為什麼挑選這篇文章】隨著新工藝不斷推出，電晶體中原子的數量已越來越少，已不如摩爾定律推估的「每隔兩年增加一倍」，有預測認為摩爾定律的極限將在 2025 年左右到來，晶片製造工藝就此要殞落了嗎？台積電和史丹佛聯手開發的碳奈米晶體管或許是新興解方！（責任編輯：賴佩萱）
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作者：量子位
5 nm 才剛嘗上鮮，台積電的 3 nm 廠房也已竣工，甚至傳出 2 nm工藝取得突破的消息。
眼看著摩爾定律極限將至，下一步突破，恐怕就要看碳奈米管了。
畢竟，晶片製造工藝達到 5 nm，就意味著單個晶體管柵極的長度僅為 10 個原子大小，而碳奈米晶體管的直徑僅為 1 nm，並且導電更快、效率更高。
台積電、史丹佛聯手開發碳奈米管
但從 1998 被提出至今，碳奈米管晶片仍存在一系列設計、製造和功能上的問題，比如其在邏輯電路中充當開關時的控制問題。
現在，由台積電首席科學家黃漢森領導，來自台積電、史丹佛大學和加州大學聖地亞哥分校的研究人員，提出了一種新的製造工藝，能更好地控制碳奈米管晶體管。
並且，仿真實驗的結果表明，用這一方法製造出的碳奈米管元件，與基於 CMOS（互補式金屬氧化物半導體）的矽元件性能更為接近。
具體詳情，一起來看。
新的柵極電介質工藝
在進入正題之前，不妨先來了解一下柵極電介質。這是位於柵極（gate）和晶體管溝道區域之間的一層絕緣層。
當晶體管在邏輯電路中充當開關時，柵極上的電壓會在溝道區域產生電場，從而切斷電流的流動，控制下方溝道的導通和關斷。
最早，這一絕緣層由二氧化矽構成。但隨著矽晶體管尺寸的不斷縮小，絕緣層也不得不變得越來越薄，以便用更少的電壓來控制電流，降低能耗。
這時候，二氧化矽就不再適用了：絕緣層太薄，那麼由於量子力學的隧穿效應，實際上任何電荷都能穿透它，造成能量浪費。
於是，半導體領域的研究人員搬出了一種具有較高介電常數（即高 K）的介質材料——二氧化鉿。介電常數高，也就意味著更厚的二氧化鉿層，就能實現更薄的二氧化矽層的性能。
碳奈米管晶體管上同樣採用了二氧化鉿柵極電介質。但新的問題出現了：沉積高 K 電介質的方法是原子層沉積。這一方法需要一個「起始點」，在矽中，就是表面自然形成的薄薄氧化層。
但碳奈米管不會自然形成氧化層啊，這就導致它並不能為沉積提供「起始點」。
奈米管的瑕疵倒是可以形成沉積點，但這又會限制其導電能力。那麼，怎麼才能在不影響其性能的情況下，解決這個棘手的問題呢？
這時候，我們回歸正傳，來看看這項新研究提出的解決方案：在碳奈米管和二氧化鉿之間加入一個中間 K 介質。
具體而言，根據台積電 Matthias Passtlack 和加州大學聖地亞哥分校 Andrew Kummel教授的研究，是將二氧化鉿和氧化鋁相結合。
其中，氧化鋁採用加州大學聖地亞哥分校發明的納米霧（nanofog）技術製備。氧化鋁會像水蒸氣凝結成霧一樣，凝結成簇，覆蓋在奈米管表面。
以氧化鋁界面為基礎，二氧化鉿原子層沉積的過程就能展開了。
實驗結果
兩種電介質的綜合電特性，使得研究人員能夠在一個直徑只有 15 nm 的柵極下，構造一個厚度小於 4 nm 的柵極電介質裝置，並且根據這一方法製備的碳奈米管元件，具備與基於 CMOS 的矽元件形似的開/關電流比特性。
仿真實驗的結果還表明，即使是柵極電介質更薄、尺寸更小的元件，也同樣 work。
碳奈米管取代矽，還有多遠？
當然，控制問題僅僅只是一方面。想要讓碳奈米管晶片真正具備與硅基晶片一戰的實力，還有許多待解決的挑戰。
比如如何製備超高半導體純度、順排、高密度、大面積均勻的碳奈米管陣列。比如如何對碳奈米管進行摻雜以增加柵極兩側的載流子數量……
不過近年以來，也不斷有好消息傳出。北京大學彭練矛院士團隊，今年 5 月份就在 Science 上發文，發展了一套可以製備排列碳奈米管的技術，排列密度達到每微米 200-250 根。
去年，MIT 研究團隊發布全球首款碳奈米管通用計算晶片，使用超過 14000 個晶體管，並且碳奈米管產率為 100%。也就是說，14000 個晶體管每個都有效，沒有一個報廢。
黃漢森就表示：我們正在一件一件排除障礙。
如果我們能把所有解決方案組合在一起，我們就能擊敗矽。
參考資料
《spectrum》
（本文經 量子位 授權轉載，並同意 TechOrange 編寫導讀與修訂標題，原文標題為〈向碳基芯片更進一步：台積電、斯坦福等聯手開發碳納米管晶體管新工藝，性能逼近矽元件〉；首圖來源：wikiand。）
